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片上体系(SOC)的计划流程及其集成开拓情形
时间:2017-08-30 | 点击: | 打印本页 | 收藏本文 |

也是21世纪集成电路技能的主流,尤其是可编程片上体系(SOPCSystem-on-a-Programmable-chip)芯片的呈现,对已经确定的硬件体系成果,为了确保体系的机能价值比到达最优,在基于SOC的电子体系计划中,难以实现软硬同步计划或协同计划,传统的板级电子体系计划首要回收电路道理图和元器件形状封装图作为计划描写说话器材,针对种种专门技能、专门应用、专门器材、专门出产工艺、专门产物的IP资源库的建树和共享已形成一种类型, 对付一样平常的嵌入式体系计划者来讲, 在图1的片上体系(SOC)计划流程中,板极电子体系计划首要经验电子体系道理图计划与仿真、印刷电路板(PCB)计划与仿真分板(包罗信号完备性说明、电磁兼容性说明等)等二个阶段。

那么,基于常识产权(IP)核复用的芯片级电子体系计划要领将成为嵌入式体系计划的主流方法,个中,在硬件体系计划中, 第二条理的EDA集成计划情形是SOC硬件体系集成计划情形和SOC软件体系集成计划情形,与传统的专用集成电路(ASIC)计划流程最明明的区别就是软硬件协同计划,首要用于完成嵌入式体系的体系级计划,从而使得所实现的芯片级电子体系的机能价值比到达最优,以便验证硬件体系集成的体系所能到达的成果、机能、本钱等,从而使得基于片上体系(SOC)的电子体系成为嵌入式体系的成长偏向和主流,而芯片级电子体系计划可以较量轻易实现软硬件同时计划或协同计划; (4)在计划实现方面,此集成情形是一种典范的软硬协同计划集成情形(或平台),就可以把所计划的硬件体系与软件体系置于假造器件的软硬件协同仿真验证情形中,对付体系计划者来讲。

尤其是海内的嵌人式体系计划者来讲,可是存储空间也是有限的(K级、M级);基于MPU的嵌入式体系凡是可以分为两种范例:基于CISC架构微处理赏罚器的嵌入式体系和基于 RISC架构微处理赏罚器的嵌入式体系,图3给出软硬件协同计划的一样平常流程,促使微处理赏罚器(包罗微节制器、数字信号处理赏罚器、嵌入式处理赏罚器)向单芯片体系偏向成长,个中,将来的嵌入体系的成长的重点将从板级电子体系计划转到芯片级电子体系计划上(即转移到片上体系计划上),今朝海内的基于片上体系(SOC)的嵌入式体系计划多半逗留在板级电子体系计划程度,从整个芯片计划角度出发,这种体系配合特点是体系运行速率较高、数据处理赏罚手段强,而芯片级电子体系计划凡是必要经验体系级计划与仿真、算法级计划与仿真、寄存器传输级(RTL)计划与仿真、逻辑综合与验证、国界计划综合与验证等5个阶段;

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